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【美国加州圣荷塞2006年8月28日】Cadence设计系统公司（NASDAQ: CDNS）今天宣布东芝已采用Cadence® QRC Extraction，用于其最先进的65纳米设计流程。Cadence QRC Extraction为下一代工艺节点提供硅精确的寄生参数提取，包括基于敏感性和化学机械抛光（CMP）模型的提取。
“为解决我们在65纳米及以下设计和方法需求，我们需要能提供超精确性并包含先进统计和硅变化建模的解决方案，” 东芝半导体公司SoC设计技术执行主管Takashi Yoshimori说，“经广泛评估，我们认为Cadence QRC Extraction符合我们目前对65纳米精确性的要求，我们也相信它将继续满足我们65纳米和45纳米设计需要，使我们有能力向不断缩小的工艺尺寸迈进。”
Cadence QRC Extraction可为基于单元的数字设计提供超越其它提取技术的有制造意识的硅精度。通过其分布于多重网络处理器和计算集群的近似线性性能伸缩，它可显著减少处理时间。它还为Cadence Encounter®数字IC设计平台提供强大的多边际条件支持和精确的增量式基于设计提交（signoff）的参数提取。
“东芝采用Cadence QRC Extraction，是对我们领先的提取技术和管理最高水平工艺和设计复杂性能力的强有力认可，”Cadence可制造性设计部门副总裁Marc Levitt博士说，“我们期待与东芝紧密合作，在开发他们最先进的65及45纳米设计和方法方面，继续充分发挥Cadence QRC Extraction的长处。”
Cadence的产品分割策略针对特定级别的设计复杂性，为客户提供多种级别技术。Cadence QRC Extraction有L、XL、和GXL系列产品可供选择。
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